ASML prepara máscaras más grandes para chips de IA
ASML anunció el 8 de septiembre de 2026 que trabajará con Intel, Nvidia, TSMC y Samsung para desarrollar fotomáscaras de mayor formato destinadas a sus máquinas de litografía High‑NA EUV. El objetivo es fabricar chips grandes para centros de datos sin perder las ventajas de resolución de la nueva tecnología, una mejora relevante para la expansión de la inteligencia artificial y la capacidad mundial de semiconductores.
La iniciativa busca resolver una limitación concreta de los equipos High‑NA: pueden imprimir detalles más pequeños que la generación EUV actual, pero su campo de exposición reducido dificulta producir en una sola toma algunos de los procesadores de gran tamaño utilizados en aceleradores de IA y servidores.
La empresa neerlandesa propone ampliar las fotomáscaras —las plantillas que contienen el patrón de cada capa del circuito— para recuperar un área de impresión comparable con la de los sistemas EUV convencionales. El proyecto contempla pruebas durante la próxima década y no supone que los nuevos chips llegarán de inmediato al mercado.
ASML y las máscaras High‑NA EUV: qué cambiará
La litografía es una de las etapas esenciales de la fabricación de semiconductores. Una máquina proyecta sobre una oblea de silicio el patrón microscópico de los circuitos. Cuanto menor es el detalle que puede imprimir, más transistores caben en una superficie determinada y mayores pueden ser el rendimiento y la eficiencia del chip.
Los sistemas High‑NA EUV elevan la apertura numérica de 0.33 a 0.55. Ese cambio permite alcanzar una resolución aproximada de ocho nanómetros en la imagen proyectada y reducir la necesidad de dividir un mismo patrón entre varias exposiciones. Menos pasos pueden significar ciclos más cortos, menor complejidad y mejor control de defectos, aunque el costo y la integración industrial siguen siendo desafíos importantes.
El inconveniente está en la óptica anamórfica empleada por estas máquinas. El campo que puede imprimirse de una vez es aproximadamente la mitad del disponible en los sistemas EUV de apertura convencional. Esa superficie es suficiente para numerosos procesadores, pero limita los diseños que se acercan al tamaño máximo del retículo, una práctica habitual en chips de centros de datos e inteligencia artificial.
La solución planteada es pasar de las máscaras estándar de 6 por 6 pulgadas a formatos de alrededor de 6 por 12 pulgadas. Con una plantilla más larga, el sistema podría exponer un campo completo y producir componentes de dimensiones similares a los que hoy se fabrican con EUV convencional.
Por qué los chips de inteligencia artificial necesitan más área
Los aceleradores para entrenar y ejecutar modelos de IA integran enormes cantidades de unidades de cálculo, memoria rápida e interconexiones. Aunque la industria utiliza diseños modulares y empaquetado avanzado para combinar varios chiplets, el tamaño del componente individual todavía influye en el rendimiento y en la cantidad de datos que puede procesar.
Un campo de exposición reducido obliga a dividir diseños, adaptar arquitecturas o recurrir a técnicas de unión entre secciones. Esas alternativas son viables, pero pueden añadir pasos, costos y riesgos de rendimiento de fabricación. Recuperar el campo completo permitiría a los diseñadores elegir entre chips monolíticos mayores y soluciones modulares sin que la óptica de High‑NA determine por sí sola la arquitectura.
ASML estima que la nueva configuración también podría aumentar la productividad del sistema cerca de 40%, debido a que una máscara de mayor tamaño evitaría ciertas exposiciones divididas. Esa cifra corresponde al potencial técnico comunicado para el nuevo formato; no representa una reducción garantizada del precio de los chips ni un incremento equivalente en su rendimiento computacional.
Una cadena industrial que debe cambiar en conjunto
Fabricar una máscara más grande no consiste únicamente en ampliar una pieza. El ecosistema necesita nuevos sustratos, equipos de escritura, inspección de defectos, recubrimientos, sistemas de transporte y protocolos de limpieza. Cada componente debe operar con tolerancias extremadamente pequeñas, porque una imperfección en la máscara puede repetirse sobre cientos de chips.
Por eso la participación de fabricantes y diseñadores resulta central. Intel ya utiliza High‑NA en capas seleccionadas de procesadores fabricados con su proceso 18A, mientras TSMC, Samsung y SK Hynix evalúan calendarios y aplicaciones distintas. Nvidia no fabrica directamente sus obleas, pero sus procesadores de gran tamaño constituyen uno de los principales casos de uso para ampliar el campo disponible.
La colaboración tampoco elimina la competencia. Cada fabricante decidirá cuándo la mejora de resolución compensa el elevado precio de los equipos y la adaptación de sus fábricas. Los sistemas High‑NA cuestan cientos de millones de dólares y requieren infraestructura especializada, de modo que la transición será gradual.
El calendario: pruebas en 2031 y producción hacia 2033
ASML prevé probar el concepto de máscaras grandes alrededor de 2031 y llevarlo a condiciones de producción hacia 2033. El horizonte muestra que se trata de una decisión estratégica para generaciones futuras de semiconductores, no de una solución inmediata para la escasez actual de aceleradores.
Antes de entonces, la industria continuará aumentando el uso de High‑NA con las máscaras existentes. Intel abrió el camino al integrar la tecnología en producción de volumen para capas específicas. Otros fabricantes han señalado objetivos entre finales de esta década y los primeros años de la siguiente, sujetos a rendimiento, costos y madurez de los procesos.
La adopción dependerá también de las alternativas. La EUV convencional sigue mejorando su productividad y puede extenderse mediante múltiples exposiciones. Al mismo tiempo, el empaquetado avanzado permite conectar chiplets especializados. Los fabricantes compararán el costo total de cada ruta, no solamente la resolución teórica.
Qué significa para la competencia mundial de semiconductores
ASML es el único proveedor comercial de sistemas EUV avanzados, por lo que sus decisiones técnicas afectan los planes de las principales fundiciones. Una ampliación del formato de máscara exigiría inversiones coordinadas entre proveedores de materiales, fabricantes de equipos, laboratorios de metrología y plantas de producción.
El anuncio llega mientras los gobiernos consideran los semiconductores una infraestructura estratégica. Estados Unidos, Europa, Japón, Corea del Sur y Taiwán impulsan incentivos para aumentar capacidad local, pero la cadena permanece profundamente interdependiente. Óptica europea, máscaras, químicos, software de diseño y fábricas asiáticas o estadounidenses deben funcionar como un sistema.
Para México, el efecto directo será limitado en el corto plazo porque el país no fabrica chips lógicos de vanguardia a gran escala. Sin embargo, la transformación abre oportunidades en diseño, pruebas, empaquetado, capacitación e integración regional. Instante+ informó recientemente sobre la cooperación entre México y Arizona para desarrollar talento y proveedores de semiconductores, áreas en las que la demanda técnica continuará creciendo.
También se relaciona con la estrategia de Taiwán para sostener su liderazgo en chips de IA. TSMC tendrá que decidir cuándo incorpora High‑NA de manera amplia y si el formato de máscara mayor ofrece ventajas suficientes frente a sus procesos actuales.
Qué debe observarse a partir de ahora
Las señales relevantes serán la incorporación formal de más socios, la creación de estándares para las máscaras de 12 pulgadas y los resultados de inspección y productividad. También importará comprobar si el aumento de área conserva la precisión de superposición entre capas, uno de los requisitos más exigentes de la fabricación avanzada.
El proyecto de ASML no garantiza chips baratos ni resuelve por sí solo la demanda energética de la IA. Su importancia está en remover un obstáculo geométrico que podía limitar el uso de High‑NA en los procesadores más grandes. Si la cadena industrial logra adaptar máscaras, inspección y fábricas, la tecnología ofrecerá a los diseñadores más libertad para construir los centros de datos de la próxima década.